SOI Wafers

Deskripsyon kout:

Wafer SOI a se yon estrikti ki tankou sandwich ak twa kouch; Ki gen ladan kouch nan tèt (kouch aparèy), mitan an nan kouch oksijèn la antere (pou kouch nan posibilite SiO2) ak substra anba a (en Silisyòm). Wafers SOI yo pwodui lè l sèvi avèk metòd SIMOX ak teknoloji lyezon wafer, ki pèmèt kouch aparèy mens ak pi egzak, epesè inifòm ak dansite defo ki ba.

Voye imèl ba nou

Pwodwi detay

Tags pwodwi

SOI Wafers(1)

Jaden aplikasyon an

1. High-vitès sikwi entegre

2. Mikwo ond aparèy

3. Segondè sikwi entegre tanperati

4. Aparèy pouvwa

5. Ba pouvwa sikwi entegre

6. MEMS

7. Low vòltaj entegre kous

Atik		Agiman
An jeneral	Wafer Dyamèt 晶圆尺寸(mm)	50/75/100/125/150/200mm±25um
	Banza/Deformation 翘曲度(	<10um
	Patikil 颗粒度(	0.3um <30ea
	Apatman/dan 定位边/定位槽	Flat oswa Notch
	Eksklizyon Edge 边缘去除(mm)	/
Kouch Aparèy 器件层	Aparèy-kouch Kalite / Dopant 器件层掺杂类型	N-Type/P-Type B/ P/ Sb / As
	Aparèy-kouch Oryantasyon 器件层晶向	<1-0-0> / <1-1-1> / <1-1-0>
	Aparèy-kouch Epesè 器件层厚度(um)	0.1 ~ 300um
	Aparèy-kouch rezistivite 器件层电阻率(ohm•cm)	0.001 ~ 100,000 ohm-cm
	Aparèy-kouch Patikil 器件层颗粒度(	<30ea@0.3
	Aparèy Kouch TTV 器件层TTV(	<10um
	Kouch Aparèy Fini 器件层表面处理	Poli
BOX	Antre epesè oksid tèmik 埋氧层厚度(um)	50nm (500Å) ~ 15um
Manch kouch 衬底	Manch Wafer Kalite / Dopant 衬底层类型	N-Type/P-Type B/ P/ Sb / As
	Manch Wafer Oryantasyon 衬底晶向	<1-0-0> / <1-1-1> / <1-1-0>
	Manch Wafer rezistivite 衬底电阻率(ohm•cm)	0.001 ~ 100,000 ohm-cm
	Manch Wafer epesè 衬底厚度(um)	> 100um
	Manch Wafer Fini 衬底表面处理	Poli
Kafe SOI nan espesifikasyon sib yo ka Customized selon kondisyon kliyan yo.